bestel_bg

produkte

Nuwe oorspronklike XC18V04VQG44C Spot Stock FPGA Veld Programmeerbare Hek Array Logic IC Chip Geïntegreerde Stroombane

Kort beskrywing:


Produkbesonderhede

Produk Tags

Produk eienskappe

TIPE BESKRYWING
Kategorie Geïntegreerde stroombane (IC's)

Geheue

Konfigurasie Proms vir FPGA's

Mnr AMD Xilinx
Reeks -
Pakket Skinkbord
Produk Status Verouderd
Programmeerbare tipe In Stelsel Programmeerbaar
Geheue grootte 4 Mb
Spanning – Toevoer 3V ~ 3,6V
Werkstemperatuur 0°C ~ 70°C
Montage tipe Oppervlakmontering
Pakket / houer 44-TQFP
Verskafferstoestelpakket 44-VQFP (10×10)
Basisproduknommer XC18V04

Dokumente & Media

HULPBRONTIPE SKAKEL
Inligtingsblaaie XC18V00-reeks
Omgewingsinligting Xiliinx RoHS-sertifikaat

Xilinx REACH211-sert

PCN veroudering/ EOL Veelvuldige toestelle 01/Jun/2015

Multi Device EOL Rev3 9/Mei/2016

Einde van die lewe 10/JAN/2022

PCN Deel Status Verandering Onderdele heraktiveer 25/Apr/2016
HTML-datablad XC18V00-reeks

Omgewings- en uitvoerklassifikasies

KENMERK BESKRYWING
RoHS Status Voldoen aan ROHS3
Voggevoeligheidsvlak (MSL) 3 (168 uur)
REACH Status REACH Onaangeraak
ECCN 3A991B1B1
HTSUS 8542.32.0071

Bykomende hulpbronne

KENMERK BESKRYWING
Standaard Pakket 160

Xilinx Memory - Konfigurasie Proms vir FPGA's

Xilinx stel die XC18V00-reeks van in-stelsel programmeerbare konfigurasie PROM's bekend (Figuur 1).Toestelle in hierdie 3.3V-familie sluit 'n 4-megabit, 'n 2-megabit, 'n 1-megabit en 'n 512-kilobit PROM in wat 'n maklik-gebruikbare, koste-effektiewe metode bied vir herprogrammering en berging van Xilinx FPGA-konfigurasie-bitstrome.

Wanneer die FPGA in Master Serial-modus is, genereer dit 'n konfigurasieklok wat die PROM dryf.'n Kort toegangstyd nadat CE en OE geaktiveer is, is data beskikbaar op die PROM DATA (D0)-pen wat aan die FPGA DIN-pen gekoppel is.Nuwe data is beskikbaar 'n kort toegangstyd na elke stygende klokrand.Die FPGA genereer die toepaslike aantal klokpulse om die konfigurasie te voltooi.Wanneer die FPGA in Slaafreeksmodus is, word die PROM en die FPGA deur 'n eksterne horlosie geklok.

Wanneer die FPGA in Master Select MAP-modus is, genereer die FPGA 'n konfigurasieklok wat die PROM dryf.Wanneer die FPGA in Slave Parallel of Slave Select MAP-modus is, genereer 'n eksterne ossillator die konfigurasieklok wat die PROM en die FPGA dryf.Nadat CE en OE geaktiveer is, is data beskikbaar op die PROM se DATA (D0-D7) penne.Nuwe data is beskikbaar 'n kort toegangstyd na elke stygende klokrand.Die data word in die FPGA geklok op die volgende stygende rand van die CCLK.'n Vrylopende ossillator kan gebruik word in die Slave Parallel of Slave Select MAP modes.

Veelvuldige toestelle kan gekaskade word deur die CEO-uitset te gebruik om die CE-invoer van die volgende toestel te bestuur.Die klokinsette en die DATA-uitsette van alle PROM's in hierdie ketting is onderling verbind.Alle toestelle is versoenbaar en kan saam met ander lede van die gesin of met die XC17V00 eenmalige programmeerbare serie-PROM-familie saamgevoeg word.


  • Vorige:
  • Volgende:

  • Skryf jou boodskap hier en stuur dit vir ons